VERILOG HDL 디지털 설계와 합성의 길잡이

SAMIRPALNITKAR

제1부Verilog기본

1장VerilogHDL을이용한디지털설계개요
2장계층적모델링개념
3장기본개념
4장모듈과포트(ModulesandPorts)xvi
5장게이트수준모델링
6장데이터플로우모델링
7장행위수준모델링
8장태스크와함수(TasksandFunctions)
9장유용한모델링기법들

제2부진보된Verilog

10장타이밍과지연
11장스위치수준모델링
12장사용자정의프리미티브
13장ProgrammingLanguageInterface
14장VerilogHDL을이용한논리합성
15장향상된검증기술

제3부부록

A신호강도모델링과고급넷정의
BPLI루틴들의목록
C키워드,시스템태스크,컴파일러지시어목록
D형식적문법정의
EVerlog에관한짧은이야기들
FVerilog예제